fpga-jpeg-<b>verilog</b>

fpga-jpeg-verilog在fpga平台使用verilog语言进行jpeg算法实现

fpga-jpeg-verilog在fpga平台使用verilog语言进行jpeg算法实现

标签： fpga-jpeg-verilog verilog fpga jpeg

上传时间： 2013-08-28

上传用户：zoudejile
fpga-jpeg-verilog在fpga平台使用verilog语言进行jpeg算法实现

fpga-jpeg-verilog在fpga平台使用verilog语言进行jpeg算法实现

标签： fpga-jpeg-verilog verilog fpga jpeg

上传时间： 2013-12-14

上传用户：咔乐坞
~{JGR 8vQ IzWwR5SC5D2V?bD#DbO5M3~} ~{3v?b~} ~{Hk?b~} ~{2iQ/5H9&D~} ~{?IRTWw@)3d~} ~{TZ~}JDK1.4.2~{OB

~{JGR 8vQ IzWwR5SC5D2V?bD#DbO5M3~} ~{3v?b~} ~{Hk?b~} ~{2iQ/5H9&D\~} ~{?IRTWw@)3d~} ~{TZ~}JDK1.4.2~{OBM(9}~}

标签： IzWwR IRTWw JGR 8vQ

上传时间： 2015-02-22

上传用户：ommshaggar
完整的jpeg encoder verilog code,DCT部分採用1991 IEEE transection paper,利用skew circular convolution來實現精簡電路

完整的jpeg encoder verilog code,DCT部分採用1991 IEEE transection paper,利用skew circular convolution來實現精簡電路

标签： convolution transection circular encoder

上传时间： 2014-01-20

上传用户：waizhang
键盘鼠标的原代码,用FPGA实现,使用Verilog HDL编写,已经使用FPGA验正过了,完全可以用

键盘鼠标的原代码,用FPGA实现,使用Verilog HDL编写,已经使用FPGA验正过了,完全可以用

标签： FPGA Verilog HDL 键盘

上传时间： 2013-12-12

上传用户：athjac
b to b 模式电子商务系统

b to b 模式电子商务系统，c# 开发 , B/S结构

标签： to 模式电子商务系统

上传时间： 2014-01-20

上传用户：hanli8870
FPGA上的VERILOG语言编程。通过查找表实现直接数字频率合成。在主控部分通过键盘选择正弦波

FPGA上的VERILOG语言编程。通过查找表实现直接数字频率合成。在主控部分通过键盘选择正弦波，方波，三角波，斜波，以及四种波形的任意两种的叠加，以及四种波形的叠加；通过控制频率控制字C的大小，以控制输出波形频率，实现1Hz的微调；通过地址变换实现波形相位256级可调；通过DAC0832使波形幅值256级可调；通过FPGA内部RAM实现波形存储回放；并实现了每秒100HZ扫频。

标签： VERILOG FPGA 语言编程查找表

上传时间： 2015-09-27

上传用户：songrui
运行在FPGA上的Verilog程序

运行在FPGA上的Verilog程序，实现对ADC的控制。在控制模块提供的时钟及控制信号下工作，完成模拟信号的量化和编码。

标签： Verilog FPGA 运行程序

上传时间： 2014-01-19

上传用户：3到15
关于用键盘与FPGA通信的verilog代码,精辟好

关于用键盘与FPGA通信的verilog代码,精辟好

标签： verilog FPGA 键盘通信

上传时间： 2013-11-29

上传用户：lxm
樣板 B 樹 ( B - tree ) 規則 : (1) 每個節點內元素個數在 [MIN,2*MIN] 之間, 但根節點元素個數為 [1,2*MIN] (2) 節點內元素由小排到大, 元素不

樣板 B 樹 ( B - tree ) 規則 : (1) 每個節點內元素個數在 [MIN,2*MIN] 之間, 但根節點元素個數為 [1,2*MIN] (2) 節點內元素由小排到大, 元素不重複 (3) 每個節點內的指標個數為元素個數加一 (4) 第 i 個指標所指向的子節點內的所有元素值皆小於父節點的第 i 個元素 (5) B 樹內的所有末端節點深度一樣

标签： MIN 元素 tree

上传时间： 2017-05-14

上传用户：日光微澜